CAD FLOW / LAYOUT VERSUS SCHEMATIC

LVS · 版图与原理图一致性

以 Calibre 比较版图和源网表。OA、CDL 与 GDS 可按实际设计来源组合，层映射与器件定义需要匹配同一工艺。

配置项目输入

Bash · LVS 环境

export LVS_FILE="default,$PDK_ROOT/pv/lvs.cal"
export LVS_DB_DIR="$PROJECT_ROOT/runs/lvs"
export LVS_DEF_TOOL="Calibre"
export CDS_LIB="$PROJECT_ROOT/cds.lib"
export TECH_LAYER_MAP="$PDK_ROOT/stream/streamOut.map"
# 工艺或项目需要时配置；没有文件就不要设置占位值。
export CDL_HEADER_FILE="$PDK_ROOT/cdl/devices.cdl"
export HCELL_FILE="$PROJECT_ROOT/config/hcell.list"
command -v calibre si strmout

非空 CDL_HEADER_FILE 预填 CDL Include，非空 HCELL_FILE 默认启用 Hcell。表单中的最终勾选与文件选择决定本次运行内容。

选择输入组合

输入	源电路	版图
OA	schematic library / cell / view	layout library / cell / view
CDL+GDS	已有 CDL 与 top cell	已有 GDS 与 top cell
CDL+LAY	已有 CDL	OA layout，需层映射
SCH+GDS	OA schematic，按需 CDL Include	已有 GDS

运行与判读

选择 SiCo → LVS，加载需要的 LVS Profile。
指定输入组合及双方 top cell，检查 runset、Hcell 与 CDL Include。
按工艺要求设置 Case Sensitive、Virtual Connect、Recognize Gates 等选项；不要用宽松选项掩盖未确认的连接问题。
选择 Hier 或 Flat。Hier 使用选定 CPU；Flat 不传层次/turbo 参数并固定 1 CPU。
运行完成后检查比较报告，需要时打开 RVE 定位不匹配。LVS 的 RVE 数据库位于 db/svdb.<top_cell>。

LVS 与 RCE 前置 LVS 分别配置。 此页使用 LVS_FILE；QRC / StarRC 寄生提取使用 RCE_LVS_FILE，不会自动回退到这里。后者通常需要满足 CCI/query 的抽取配套要求。

命令行入口

Shell · 使用完整运行 TOML

lvs run /path/to/run/lvs.toml --dry-run
lvs generate /path/to/run/lvs.toml
lvs run /path/to/run/lvs.toml
lvs report /path/to/run/lvs.toml

CLI 在当前主机执行。运行目录保留本次 TOML、导出的中间 CDL/GDS、工具日志和 SVDB。若结果显示 mismatch，检查双方 top cell、器件定义、全局网络、Hcell 与规则版本后再重跑。

保存团队设置

用 Save As… 保存 LVS Profile，并通过 LVS_CONFIG 预填下一次表单的 Config File。共享 Profile 适合保存工艺选项；运行目录和设计身份在每次 Run 前仍应核对。